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LDPC译码器算法IP核
北京耘达峰科技有限公司于近日推出成熟可商用LDPC译码器算法IP核,为构建全面国产化建设,形成通信行业重要组成部分。该IP核基于FPGA设计实现,也是C语言算法模型到HDL语言成功转换的HLS(高层次综合)商用案例,同时考虑到用户的定制需求,可提供适用于HLS综合,性能优化后的C语言算法模型源码,以及基于目标FPGA芯片型号的IP核,其中IP核还可提供RTL源码或网表文件。
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(壹)产品描述
产品简介
耘达峰科技推出的成熟可商用LDPC(低密度奇偶检验码)译码器,符合CCSDS 131.1-O-1标准,适合于近地通信/深空通信等应用。其实现过程在浮点仿真的基础上,完成译码算法的定点仿真,对量化后的译码性能损失进行评估,并完成与FPGA实现逐比特对应的C程序。使用HLS工具进行C代码到RTL代码转换,最终实现高吞吐率、低复杂度译码器FPGA IP核;其中单个译码器核心可以达到吞吐率为110Mbps,为满足更大吞吐率要求,可自由配置并行使用多个译码器核心。
该算法单核译码器实现架构由16个vnp和2个cnp组成。16个vnp负责并行处理16列数据,2个cnp负责并行处理2行数据。中间交换信息使用64个BRAM18,初始化校验信息使用8个BRAM18实现缓存。该译码器算法架构图如下图所示:
(贰)IP核特性
IP核主要参数指标
IP核基本特性:
支持多种知识产权交付形式,包括C代码、RTL源码以及网表文件;
LDPC码型为CCSDS(7154,8176)LDPC码;
符合CCSDS 131.1-0-1标准;
译码器配置参数DC变化范围支持1-32;
译码器配置参数DV变化范围支持1-4;
子矩阵大小支持511*511;
译码输入信息类型支持8bit软判决信息;
译码器输出数据类型支持1bit译码结果;
译码器输入和输出接口采用AXI4-Stream接口;
译码器配置接口采用AXI4-Lite接口;
每个信息帧最大迭代次数可达20次,少于20次迭代校验成功,将自动输出译码结果;
支持Xilinx 7系列及以上型号FPGA器件,支持国产兼容FPGA型号。
IP核资源和性能:
注:其他详细IP核参数及不同硬件架构实现方案可咨询相关负责人;
(叁)参考代码
算法原型
C语言算法模型部分代码,如下图所示:
调参及优化后HLS生成的HDL部分代码,如下图所示:
(肆)功能验证
功能仿真波形数据及测试结果
该算法IP的功能验证采用多种仿真验证技术手段,包括Csim、Co-SIM以及RTL级功能仿真,且RTL级功能仿真采用多数据、复合型TestBench,确保功能验证的正确性及充分性,其中RTL级非特定仿真波形截图如下图所示:
Co-SIM仿真测试结果如下图所示:
公司介绍
关于我们
北京耘达峰科技有限公司是一家专注于建立FPGA生态解决方案的技术服务型公司,注册资金500万。公司主要产品围绕FPGA为核心开展全面的解决方案,主要包括图像视频领域高性能IP核研发、算法模型研发、高层次综合整体解决方案、板卡设计及技术培训等,公司有占地一百平米的算法模型/IP核原型展示体验区。
公司地址:北京市昌平区北清路一号院珠江摩尔大厦5号楼二单元611
联系电话:13910330506(刘经理)/13911434477(徐经理)
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